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題 名 | 時鐘樹之標準延遲格式檔案產生器=Precise SDF Files Generation for Clock Trees |
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作 者 | 黃世旭; 榮根喬; 高宗宏; 陳美麗; | 書刊名 | 電腦與通訊 |
卷 期 | 62 1997.09[民86.09] |
頁 次 | 頁32-39 |
專 輯 | 積體電路設計專輯 |
分類號 | 448.5 |
關鍵詞 | 時鐘分佈網路; 時鐘樹; 時鐘樹合成; 時序差異; 標準延遲格式; 分散式電阻值/電容值抽取; 電路模擬; 實體佈局; 聯結佈局; Clock distribution network; Clock tree; Clock tree synthesis; Clock skew; Standard delay format; Distributed RC extraction; Circuit simulation; Physical layout; Links-to-layout; CTSG; Clock tree SDF generator; |
語 文 | 中文(Chinese) |
中文摘要 | 由於時鐘分佈網路( clock distribution network )實際負責控制電路上資料 訊號的同步, 因此該網路的設計結果將影響整個電路的效能( performance )及可靠度( reliability )。 對於時鐘分佈網路, 在我們電通所的設計流程, 是於電路實體佈局( physical layout )階段,用時鐘樹合成( clock tree synthesis )的方式,來建構時鐘 分佈網路,以縮小各個分枝節點的時序差異( clock skew );並且,在實體佈局之後,對 時鐘樹進行分散式電阻值╱電容值抽取( distributed RC extraction ), 再以 Time Mill 進行電路層次模擬( Circuit-Level Simulation ),分析時鐘樹之時序。 在這個時 鐘樹合成的設計流程中,時鐘樹之時序因為是以分散式電阻值╱電容值求得,所以較為準確 ; 但是要如何將此時鐘樹的時序資料代回前端( front-end )之輔助設計工具( computer-aided tools ),以維持時序資料的一致性( consistency ),卻是一個問題。 因此, 我們電通所設計自動化發展部,開發了一個輔助設計軟體,根據 Time Mill 電路模 擬的結果, 產生時鐘樹之標準延遲格式( Standard Delay Format )檔案, 可以代回( back annotate )前端之輔助設計工具進行分析與模擬。 如此一來, 前端與後端( back-end )之輔助設計工具,所看到的時鐘樹之時序資料,將可順利維持一致性。 |
本系統中英文摘要資訊取自各篇刊載內容。