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題名 | Performance and Power Driven Non-Zero Skew Clock Tree Design Methodology=效能及攻率導向之非零時序差異時鐘樹設計方法 |
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作者 | 黃世旭; 聶佑庭; 林鈺惠; Huang, Shih-hsu; Nieh, Yow-tyng; Lin, Yu-hui; |
期刊 | 中原學報 |
出版日期 | 20040900 |
卷期 | 32:3 2004.09[民93.09] |
頁次 | 頁401-407 |
分類號 | 448.5 |
語文 | eng |
關鍵詞 | 效能最佳化; 時序差異; 時鐘樹; 低功率; 設計方法; 設計流程; Performance optimization; Useful skew; Clock tree; Low power; Design methodology and design flow; |
中文摘要 | 隨著晶片製程進入深次微米時代,時鐘樹不但成 為影響電路性能的主要因素之一,同時也在功率消耗 估了許多比重。雖然暫存器間的時序差異可以當作晶 片設計上的一項資源,但目前一般商業上的繞線工具 卻是採用零時序差異或是固定時序差異的方法。在此 篇論文當中,我們將提出一套有效的非零時序差異時 鐘樹設計方法,它可以利用時序差異同時來增加電路 效能以及降低功率消耗。我們所提出之設計方法的主 要優點,在於它可以整合於現有ASIC設計流程中的 ECO部分。給定商業繞線工具產生的初始時鐘樹,我 們將提出一個模擬進化方式的演算法,在不違反零時 序危障以及重複時序危障的前提之下,對此時鐘樹進 行非零時序差異的最佳化。實驗數據一致地顯示,我 們的方法可以得到非常好的結果。 |
英文摘要 | As process techno1ogy enters the deep sub-micron era, the c10cktree has become one of the primary factors 1imiting circuit performance and a major source of power dissipation. A1- though the c10ckskew between registers has been previous1y recognized as a manage ab1e resource, the objective of commercially avai1ab1e 1ayout too1s is zero skew or a fixed skew bound. In this paper, we will present an effective non-zero skew c10cktree design methodo1ogy, which may exp10it the c10ckskew to increase the circuit performance and decrease the power dissipation at the same time. The main advantage of our design methodo1ogy is that it can be easi1y integrated into the ECO (Engineering Change Order) stage in the existing ASIC design flow. Given an initia1 c10cktree, which is synthesized by commercially avai1ab1e 1ayout too1, a simu1ated evo1ution a1gorithm is proposed to optimize the non-zero skew c10cktree under the constraint that the doub1e and zero c10ckinghazards do not occur. Benchmark data consistently shows that our approach achieves very good resu1ts in terms of the performance en hancement and the power reduction. |
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