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題名 | 時鐘樹合成流程=Clock Tree Synthesis Flow |
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作者 | 李佳燕; 林佑儒; 陳美麗; 黃世旭; 榮根喬; | 書刊名 | 電腦與通訊 |
卷期 | 62 1997.09[民86.09] |
頁次 | 頁28-31 |
專輯 | 積體電路設計專輯 |
分類號 | 448.5 |
關鍵詞 | 時序差異; 時鐘樹; 時鐘樹合成流程; 標準細胞元件庫; 正反器; 驅動器; 實體佈局; Clock skew; Clock tree; Clock tree synthesis flow; Standard cell library; Flip-flop; Driver; Physical layout; |
語文 | 中文(Chinese) |
中文摘要 | 為了將時序差異( Clock Skew )控制在某個時間範圍內, 建立時鐘樹的過程中 ,在邏輯合成與實體佈局間,必須經過多次的重複修正,才能達到目標。 為減少來回修正的次數,電通所設計自動化發展部,發展出一套以實體佈局為基礎的時鐘樹 合成流程( Clock Tree Synthesis Flow ), 並開發出一套依時鐘樹的輸出負載(例如正 反器的數目),就可提供時鐘樹架構的經驗法則,如此,邏輯設計工程師將可省略建立合適 的時鐘樹的工作。 |
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