查詢結果分析
相關文獻
- A BIST Architecture for AT-Speed DRAM Testing
- JTAG Boundary Scan測試結構及在ARM7TDMI微處理器中的應用
- 動態記憶體未來之路
- SDL簡介
- FIPS 140-1密碼模組安全需求簡介
- Core-Based System-on-Chip Testing: Challenges and Opportunities
- Fast Deterministic Test Pattern Generation for Scan-Based BIST Environment
- Configuration Free SOC Interconnect BIST Methodology
- 計算時序重置電路初始狀態的新適應性演算法
- The Experience in Fine-Tuning a Compiler Generated from an Attribute Grammar
頁籤選單縮合
題 名 | A BIST Architecture for AT-Speed DRAM Testing=動態記憶體之高速自我測試電路架構 |
---|---|
作 者 | 黃錫瑜; 蒯定明; 黃建華; | 書刊名 | Journal of the Chinese Institute of Electrical Engineering |
卷 期 | 8:4 2001.11[民90.11] |
頁 次 | 頁387-394 |
分類號 | 448.595 |
關鍵詞 | 動態記憶體; 自我測試; 相量序列產生電路; 電路加速技巧; 有限狀態機; Functional false path; Statically sensitizable path; Statically co-sensitizable path; Non-primitive path; Primitive path; |
語 文 | 英文(English) |