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題名 | 低耗電積體電路設計技術之探討=Techniques for VLSI Low Power Design |
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作者姓名(中文) | 徐一平; 陳國華; | 書刊名 | 電腦與通訊 |
卷期 | 77 1999.03[民88.03] |
頁次 | 頁21-31 |
專輯 | 網路運算技術及應用專輯 |
分類號 | 471.64 |
關鍵詞 | 低功率; 超大型積體電路; 停止時脈; 閒置狀態; 功率管理; 分割式匯流排; 巡迴式邏輯閘面積調整; 細胞元置位; Low power; VLSI; Gated clock; Idleness; Power management; Segmented bus; Iterative gate sizing; Cell placement; |
語文 | 中文(Chinese) |
中文摘要 | 自積體電路問世以來,隨著製程技術不斷的進步,晶片中電晶體的最 小通道寬度愈來愈小,晶片上所能整合的電晶體數目愈來愈多,功能愈來愈強 大,應用的領域也愈來愈廣。隨著使用率的劇增,使得積體電路的消耗功率所佔 的比重愈來愈明顯,若不對IC的電力能源消耗加以改善、節制,未來將勢必成 為電力能源上的一大負擔,也會降低產品的效率與壽命。本文植基於此,將分別 從不同的設計層面加以分析探討。 |
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