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題 名 | 連接線寄生效應對積體電路特性影響之研究 |
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作 者 | 王碧珊; 王豐文; 鄧陳興; 鄭玉鉅; | 書刊名 | 電信研究 |
卷 期 | 25:1 1995.02[民84.02] |
頁 次 | 頁119-132 |
分類號 | 448.57 |
關鍵詞 | 連接線; 寄生效應; 積體電路; |
語 文 | 中文(Chinese) |
中文摘要 | 隨著製程技街的更新,使 VLSI 設計之複雜度持續增加,電晶體最小尺寸得以不斷向下縮小 (Scaled Down)。連接線取代了電晶體本身成為主導電路性能的主要因素,佈局後模擬的精確度益顯重要。連接線寄生電容的抽取可藉著 LPE 的執行,將平行板電容及邊緣電場部份從佈局的資轉料換而成 SPICE 格式。而線與線間耦合電容在目前設計法則 (Design Rules) 中, 佔有不可忽略的比例。本文中將有進一步的探討。經由程式之撰寫,可求出不同情況下的各種耦合值,使模擬結果更接近於實際值,達到預期規格的性能。至於連接線過長所導致的寄生電阻,在設計時經由重複器的使用可將阻值降低,避免聲體性之繞線網路形成巨大的延遲負擔。 |
英文摘要 | As the progress of process technology, the complexity of VLSI design keeps increasing and the minimum feature size of transistor is scaled down continuously. Transistors are replaced by interconnectihn wires as the dominant factor of circuit performance. It is obviously that the accuracy of post-layout simulation becomes more important. Through the process of LPE (Layout Parameter Extractor) operation, , the parasitic capacitance of parallel and fringe parts are extracted. The information of layout is transferred into SPICE formats. Based on the current design rules, the influence of wire-to-wire capacitance can not be |
本系統中英文摘要資訊取自各篇刊載內容。