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題 名 | 使用具內嵌乘法器之FPGA以分時多工方式來實現高階FIR濾波器=Using Embedded Multipliers FPGAs to Implement High-order FIR Filters by TDM Methods |
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作 者 | 葉峻材; 饒國安; | 書刊名 | 清雲學報 |
卷 期 | 30:2 2010.04[民99.04] |
頁 次 | 頁33-53 |
分類號 | 448.533 |
關鍵詞 | 現場可程式化邏輯閘陣列; 乘加運算; 分時多工; 內嵌式乘法器; 有限脈衝響應濾波器; Field programmable gate arrays; FPGAs; Multiply-accumulates; MACs; Time-division-muliplex; TDM; Embedded multipliers; FIR filter; |
語 文 | 中文(Chinese) |
中文摘要 | 具內嵌乘法器的FPGA 出現之後,在原本以可程式數位信號處理器(PDSP) 設計數位信號處理中,逐漸轉移到FPGA。早期使用PDSP 來建構數位信號處理 的運算,現今已被FPGA 所取代。因此本論文以內嵌乘法器之FPGA 來提供一個 快速且有效的方法來實現高階FIR 濾波器,經由使用具內嵌乘法器之FPGA 可以 在非常高速的情形下平行地執行乘加運算。其中在實現高階FIR 濾波器時,必需 先將實際數值轉換成硬體可處理之定點數,因此要先完成有號數與無號數之轉 換、資料Q 格式化和乘積截取等處理,在本論文中都會詳細介紹。在此也提出分 時多工之方法,經由在一個取樣週期間分隔出多個時脈,以便能在一個取樣週期 內能同時執行大量的乘加運算,進而建構出高階FIR 濾波器。由於現今可程式單 晶片系統(SoPC)的觀念已相當普遍,因此以FPGA 技術來設計FIR 濾波器,確實 能提供SoPC 設計發展的另一構思。 |
英文摘要 | This paper presents a fast and effective approach for implementing high-order FIR filters using embedded multipliers FPGAs which can parallelly execute multiply-accumulates (MACs) at very high speed. Some practical numerical considerations in fixed-point hardware implementations,such as signed and unsigned number, Q-format and product-truncation, are introduced. To construct high-order FIR filters, a time-division-multiplex (TDM) technique is proposed which divides a sample period into several intervals during which many MACs can be executed. Nowadays, the concept of system on programmable chip (SoPC) is pervasive, this FPGA-based technique for FIR filters design also provides a method to SoPC design. |
本系統中英文摘要資訊取自各篇刊載內容。