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題 名 | A Practical Interconnect-Driven Design Methodology for Low Power ASIC Designs=在邏輯層次考慮連線效應之低功率積體電路設計方法 |
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作 者 | 黃世旭; 陳美麗; 蕭旭銘; | 書刊名 | 中原學報 |
卷 期 | 29:1 2001.03[民90.03] |
頁 次 | 頁93-101 |
分類號 | 448.57 |
關鍵詞 | 低功率; 晶片實現; 設計方法; 連線負載模型; 實體階層; Low power; Chip implementation; Design methodology; Wire load model; Physical hierarchy; |
語 文 | 英文(English) |
中文摘要 | 在進入深次微米時代的起大型積體電路設計,低功率已成為最普遍的設計需求;尤其是在無線通訊的應用,更需要低功率之晶片以延長電池的壽命。然而,在邏輯設計階段,由於尚未進行實際的佈局,所以沒有連線電容的資料,以致無法進行進行準確的功 率預估及功率最佳化,使得結果無法收斂。 在本篇論文中,我們提出一個在邏輯設計階段,考慮連線效應之低功率設計方法。首先,經過許多實驗分析,我們在標準元件庫中,建立準確的連線負載模型,做為邏輯設計階段連線電容之預佑。我們所提出的低功率設計方法,主要的特色是在邏輯設計階 段,亦同時建構實體階層。其主要的原則,是在建構實體階層時,儘可能的將高切換頻率之連線的電容減小,以達到低功率之最佳化目標。根據所建立之實體階層以及連線負載模型,我們可以準確且有效的進行功率最佳化。最後,在佈局階段,則根據此實體階層進行佈局工作,而得到設計收斂的效果。 此低功率設計方法,已實際應用於一顆無線通訊晶片的設計及佈局。實驗結果顯示,我們的設計方法確實可以有效的達到低功率之目標。 |
英文摘要 | Iρw power is a significant concem for the today's ASIC designs. However, power estima tion is a difficult task at the logic level due to the lack of physical place and route information. To shorten the design time, it is very important to correctly supply the synthesis environment all the power related information that is necessary. In this paper, we will present an effective interconnect-driven low power design methodology, which has been applied to a wireless chip designed in the ITRI. The main distinction of the proposed approach is that it constructs physical hierarchy during the synthesis stage. Based on the accurate interconnection prediction, our optimization goa1 is to minimize the epower dissipation of the chip, especially when the system is at the standby mode. The basic idea is to decrease the capacitances of high switching frequency nets. Experimenta1 data shows that this design methodology achieved very good results. |
本系統中英文摘要資訊取自各篇刊載內容。