查詢結果分析
來源資料
相關文獻
- 訊號連線導向之多階段階層式平面規劃
- Minimum-Torque Trajectory Planning of Redundant Manipulators between Two Joint Configurations
- 科學計算應用之新寵:個人電腦叢集
- 高可用性網際網路電話閘道器之技術概要
- Analysis of Robust Eigenvalue--Clustering in a Ring for Linear Uncertain Discrete Time-Delay Systems
- 個人電腦叢集之科學計算應用
- 半導體期刊共被引研究
- 系統網路上叢集電腦之建置
- 於同質/異質的平行計算環境求解Euler方程式
- 叢集技術的發展與應用
頁籤選單縮合
題 名 | 訊號連線導向之多階段階層式平面規劃=Interconnection Driven Multistage Hierarchical Floorplanning |
---|---|
作 者 | 李志宏; 傅文佑; 張仲喬; 王欽輝; 謝財明; | 書刊名 | 中原學報 |
卷 期 | 33:1 民94.03 |
頁 次 | 頁85-93 |
分類號 | 448.57 |
關鍵詞 | 叢集; 平面規劃; 非線性規劃; 彈性模組; Clustering; Floorplanning; Non-linear programming; Soft module; |
語 文 | 中文(Chinese) |
中文摘要 | 在本論文中,我們針對彈性模組藉由整合一個快速且有效的模組置放方法與階層式晶片面積最小化方法而建立出一個新的多階段階層式平面規劃演算法。模組置放方法是由一個以模組間連線關係為依據的元件填入演算法所構成;當產生模組間的拓樸關係之後,接著應用一個以非線性規劃為主的階層式晶片面積最小化方法進一步降低晶片面積。此外,在分析連線關係的階段亦能同時考慮關鍵性訊號路徑,可藉由賦予較大的權重以解決時脈緊縮 (timing closure) 問題。實驗結果顯示,我們的演算法可以有效率的使連線總長度最小化並能同時有效降低晶片面積。 |
英文摘要 | In this paper, we present a new multistage hierarchical floorplanning algorithm for soft modules integrated with fast but effective interconnect-driven module placement and hierarchical chip area minimization. The interconnect-driven module placement is achieved by using a fast cell-filling algorithm based on the interconnection relation of nets. When the topology of module locations built by our cell-filling algorithm, a hierarchical chip area minimization algorithm based on non-linear programming is applied to minimize the total chip area. Besides, critical paths or the connective strength of critical nets could be easily enhanced during the step of analyzing interconnection relation for solving timing closure problems. Experimental results show that our multistage hierarchical approach can minimize chip area and total wire length simultaneously in a very efficient way. |
本系統中英文摘要資訊取自各篇刊載內容。