頁籤選單縮合
題名 | The Design of a Coordinator of Phase-Transfer in I/O Bus=輸出入匯流排相位轉換協調器之設計 |
---|---|
作者 | 王龍雄; 吳仲仁; Wang, Lung-hsiung; Wu, Chung-jen; |
期刊 | 大同學報 |
出版日期 | 19981100 |
卷期 | 28 1998.11[民87.11] |
頁次 | 頁423-431+485 |
分類號 | 312.74 |
語文 | eng |
關鍵詞 | 輸出入匯流排相位轉換協調器; |
中文摘要 | 隨著多媒體的時代的來臨,對各種不同輸出入裝置的需求日益殷切,像是磁碟陣列,掃瞄器等等。在傳統個人電腦上對輸出入協定,並不能滿足今日多媒體資料流高速傳輸的需要。而且對這麼多種輸出入裝置系統,要如何使他們有效的一起工作,也是一個問題,在這篇論文中,我們想要在電腦上的多工周邊控制器中,設計一個對狀態轉換的協調器,亦即設計一個智慧型的精簡指令集的處理器,它能控制所有SCSI內部輸出入的要求,來解決上述的問題。我們採用Verilog HDL(硬體描述語言)和Synopsys公司的的邏輯合成工具來做電路的設計及驗證。我們完成的部分是屬於一般超大型積體電路設計流程中的邏輯閘層。我們也使用Verilog HDL來模擬及驗證電路的設計。最後,我們採用時間-波形的方式來展示模擬的結果。 |
英文摘要 | By the age of multimedia, the various kinds of I/O devices are needed, like RAID, scanner, and so on. The traditional I/O protocol in PC can not satisfy the requirement of high speed and throughput in multimedia transfer today. It is also a problem to connect the different I/O devices together and to make them work effetively. In this paper, we would like to design the coordinator of Phase-Transfer-an intelligent RJSC processor that can handle all internal SCSI I/O processes-in SCSI adapter to solve these problems. We finish a typical design flow to get a Gate-Level Netlist. We also simulate and verify the circuit design by Verilog HDL. Finally, we present the simulation results in timing waveform. |
本系統之摘要資訊系依該期刊論文摘要之資訊為主。