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題名 | 覆晶元件置放良率分析= |
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作者 | 黃乾怡; Borgosen,P.; |
期刊 | 新電子科技 |
出版日期 | 19990900 |
卷期 | 162 1999.09[民88.09] |
頁次 | 頁189-192 |
分類號 | 448.552 |
語文 | chi |
關鍵詞 | 覆晶元件; 置放良率; |
中文摘要 | 覆晶接合技術(Flip Chip Technology)頗受半導體封裝業者青睞,以提昇電子元件功能密度。而覆晶元件之置放良率,為直接影響此技術廣泛使用的主要因素之一。本研究旨在利用理論推導,當覆晶元件置放於FR-4或BT基板時之良率。“置放良率”直接受I/O佈置設計、基板公差及置放設備精準度所影響。在此,提供理想之設計參數,並在某常見之基板公差尺度的假設下,預測不同置放設備精準度所導致的良率值。結果顯示,當I/O間距(Pitch)減低時,其相對之銲墊(Contact Pad)設計應相對減小以提昇置放良率。其次,達到1ppm以下之不良率,以常見之錫罩(Solder Mask)公差而言,該錫罩應設計具頗大的口。此將導致組裝間隙(Stand off Heigh)減低,並直接影響隙流封膠(Underfill)製程週期及其材料選擇。且對於I/O間距低於6mi之應用似乎並不可行。 由此可見,基板製程之突破為重要課題之一。當錫罩開孔設計變大後,銲墊的公差與置放設備之精準度則為影響良率的主要因素。在此假設置放設備的誤差在X及Y方向之標準差為σ ,且為常態分佈。為達到低於1PPM之不良率,對6、5及4mils寬的銲墊,其相對允許之置放設備誤差分別為σ=0.41,0.35及0.2mil。對於3mils寬的銲墊而言,則需藉由檢測,篩選1mil以上之最小銲墊尺寸樣本,再配合置放設備σ=0.12mil,已達上述良率要求。 |
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