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題 名 | 一個零點三五微米IC開發計畫之設計流程=A Design Methodology for a 0.35μm IC Project |
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作 者 | 黃世旭; | 書刊名 | 電腦與通訊 |
卷 期 | 82 1999.09[民88.09] |
頁 次 | 頁42-47 |
分類號 | 448.57 |
關鍵詞 | 時間延遲計算; 測試合成; 輸出入元件合成; 跨時鐘樹合成; 分散式電阻值; 電容值; Delay calculation; Test synthesis; I/O synthesis; Inter-clock-trees synthesis; Distributed RC; |
語 文 | 中文(Chinese) |
中文摘要 | 本文介紹一個零點三五微米(0.35μm)IC開發計畫之設計流程。整體而言,此零 點三五微米 IC 開發之設計流程是依循電通所基本的零點三五微米 IC 設計流程;但因應計 畫的實際需要,在基本的設計流程架構之上,也增加了一些特別的設計流程。本文將依序分 別介紹以下兩個部份: (1)簡介電通所基本的零點三五微米 IC 設計流程。其中 back-end 部份,由於深次微米 設計流程的實際需要, 引進了若干新的設計流程, 如 RC extraction 及 delay calculation,將著墨稍多。 (2)本計劃所採用較特別之設計流程。 在 front-end 部份, 包括 test synthesis 及 I/O synthesis;在 back-end 部份,則是 inter-clock-trees synthesis。 |
本系統中英文摘要資訊取自各篇刊載內容。