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題 名 | Design of 32-Digit on-Line Exponential and Logarithmic Computation Units=32位元序向指數及對數運算單元設計 |
---|---|
作 者 | 陳啟鏘; 卓國雄; 蔣序平; | 書刊名 | 逢甲學報 |
卷 期 | 29 1996.06[民85.06] |
頁 次 | 頁217-232 |
分類號 | 310.153 |
關鍵詞 | 序向算術; 指數函數; 對數函數; 帶號位元數字系統; On-line arithmetic; Exponential function; Logarithmic function; Signed digit number system; |
語 文 | 英文(English) |
中文摘要 | 位元序向算術具有少量的連結線,精密度可調變,及高效率的優點。指數函數和 對數函數是難以被有效實現的重要基本函數。本研究設計了具有位元序向算術優點的 32 位 元序向指數單元及對數單元,並設計了一個簡易的方法用來決定此兩種運算的最小位元延遲 。 這個方法也簡化了指數函數及對數函數序向計算的硬體實現,並變由 C 程式模擬測試證 實相當有效。兩個單元的硬體主要包含簡單帶號位元加法器、移位器和供查表用的小的可程 式邏輯陣列 (PLA)。硬體設計則利用 VERILOG 模擬測試證明可行。 這兩個單元可以用在需 要指數函數及對數函數計算的序向訊號處理系統中。 |
英文摘要 | Digit on-line arithmetic has the advantages of few communicaton lines, reconfigurable precision, and high performance. Exponential and logarithmic functions are important elementary functions that are difficult to be implemented in an efficient manner. In this research, 1 32-digit on-line exponential unit and a logarithmic unit that have the advantages of on-line arithmetic are designed. A simple method is devised to determine the on-line digit delay of the algorithms. This method also simplifies the hardware implementation for the on-line computation of the exponential and logarithmic functions. The proposed method is tested to be effective by using C language simulation. The hardware for the two units are mainly composed of simple signed digit adders shifters, and small PLA lookup tables, and is also verified by using VERILOG simulation. These two units can be used in an on-line signal processing system that requires the computation of exponential and logarithmic functions. |
本系統中英文摘要資訊取自各篇刊載內容。