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題 名 | 高效能記憶控制器的交錯設計探討 |
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作 者 | 張康維; 徐仁達; 陳履平; | 書刊名 | 電腦與通訊 |
卷 期 | 28 1994.04[民83.04] |
頁 次 | 頁48-55 |
專 輯 | 電腦系統技術專輯 |
分類號 | 448.942 |
關鍵詞 | 交錯設計; 效能; 第一筆資料的延遲; 多筆資料之間的延遲; 記憶系統; 記憶模組; 記憶控制器; 排; 命令; 資料路徑; 匯流排頻寬; 等待狀態; 動態記憶體; Interleaving design; Performance; Clock latency on read lead-off cycle; Clock latency on burst read cycle; Memory system; Memory module; Memory controller; Bank; Command; Data path; Bus bandwidth; Wait state; DRAM; |
語 文 | 中文(Chinese) |