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題名 | Study and Design of Low-Power CMOS Double Edge-Triggered Flip-Flop Circuit=低功率CMOS雙邊緣觸發正反器的研究與設計 |
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作 者 | 余建政; | 書刊名 | 修平學報 |
卷期 | 28 2014.03[民103.03] |
頁次 | 頁55-65 |
分類號 | 448.532 |
關鍵詞 | 雙邊緣觸發正反器; 低功率損耗; 功率延遲乘積; 單邊緣觸發正反器; Double edge-triggered flip-flop; DETFF; Power consumption; Power-delay product; PDP; Single edge-triggered flip-flop; SETFF; |
語文 | 英文(English) |