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題 名 | 超低電壓中央處理器架構設計 |
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作 者 | 王柏皓; 余永暉; 蔡奇倫; 陳添福; | 書刊名 | 電子月刊 |
卷 期 | 19:5=214 2013.05[民102.05] |
頁 次 | 頁109-123 |
專 輯 | IC設計專輯 |
分類號 | 448.6 |
關鍵詞 | 抗變異; 時序錯誤偵測; 動態管線調適; 時序延遲預測; |
語 文 | 中文(Chinese) |
中文摘要 | 低功耗議題在製程進步下已是相當關鍵的議題,而降低電壓為降低功耗最有效的途徑之一,為了應用於低電壓環境中提供高效能/抗變異之處理器,本文提出(1)動態管線調整技術、(2)路徑延遲預測技術(克服系統時脈限制於少數較長路徑延遲),以達低電壓處理器動態最佳化。其中,處理器可因應不同的製程變異進行第一階段動態管線調整,透過偵測電壓及熱變異所造成的路徑延遲或增快再進行第二階段的動態管線調整,以容忍製程、電壓、溫度變異,達成系統功耗與效能的最佳化。本超低電壓設計可使處理器操作於0.5 V,最佳頻率可達166 MHz,而功率消耗僅為10 mW。 |
本系統中英文摘要資訊取自各篇刊載內容。