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題 名 | 區域型固定偽警率偵測法之數位電路實現 |
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作 者 | 羅元蔚; | 書刊名 | 新新季刊 |
卷 期 | 38:1 2010.01[民99.01] |
頁 次 | 頁124-129 |
分類號 | 448.81 |
關鍵詞 | 固定偽警率; 多用途可程式閘陣列; 系統整合; |
語 文 | 中文(Chinese) |
中文摘要 | 本文係介紹區域型固定偽警率偵測法(Area CFAR)以數位電路實現之應用與方法。本設計可由FPGA與控制晶片(如DSP,MCU或CPU等)予以實現,其主要目的在於以FPGA來實現複雜的Area CFAR平行運算法,藉此提高運算速度以及目標辨識度。其關鍵在於利用FPGA的設計特性,以所提供之記憶體元件來運算以及儲存資料。此外,配合DSP的週邊控制架構,使得整合後的整體運算速度達到最佳化。本文中所提的設計是以在不減少演算法輸出率(Throughput rate)的前提之下,盡量簡化記憶體使用量,以避免使用過多的記憶體,造成FPGA全系統之不穩定的情況發生。在本文最後,於系統板上實際驗證設計,結果於十分短暫的時間之內達到DSP或CPU所無法達到的效能。 |
本系統中英文摘要資訊取自各篇刊載內容。