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題名 | 可調式VLSI架構於H.264移動估測電路之設計與實現=Design and Implementation of Scalable VLSI Architectures on H.264 Motion Estimate Circuits |
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作 者 | 歐謙敏; 蔣東建; 錢文賢; | 書刊名 | 清雲學報 |
卷期 | 30:1 2010.01[民99.01] |
頁次 | 頁11-25 |
分類號 | 448.532 |
關鍵詞 | H.264視訊壓縮標準; 可調式; 可變區塊移動估測; 區塊比對; Block matching; H.264 video coding standard; Scalable; Variable block size motion estimation; |
語文 | 中文(Chinese) |
中文摘要 | H.264 視訊壓縮標準在移動估測部分採用可變區塊比對演算法,這需要付出 大量的計算時間與資料處理,佔用視訊壓縮大部分的時間。然而在移動估測中, 區塊比對演算法有相當高的資料相關性以及規則性,很適合用於大量平行處理的 硬體電路來完成。由於2005 年Ou, Le 與Hwang 提出之硬體架構可以有效處理所 有不同大小的區塊,並能有效降低計算延遲和提高計算吞吐量,所以本文以此 VLSI 架構為基礎,設計可調式VLSI 架構於H.264 移動估測電路,將處理候選區 塊的處理單元模組化,讓使用者在追求高效能與低成本的考量下,選擇合適數量 的處理單元,大幅提升延展性。另一方面,本文提出在局部記憶體只使用四個暫 存器進行移動估測,改善硬體架構在局部記憶體使用較多暫存器的缺點。 |
英文摘要 | In H.264 video coding standard, variable block size block matching algorithms have been adopt for motion estimation, which occupies most of the computing time and data processing. In motion estimation algorithms, the block matching algorithms have a very high correlation of data and rules, and that is suitable to be implemented by circuits with hardware in parallel. Ou, Le and Hwang(2005)proposed a hardware structure with low latency, low power and high throughput while supporting all the block sizes specified by H.264. Design scalable VLSI architecture for variable block size motion estimation base on this proposed VLSI architecture. Enhance the scalability by modular processing units allows users to select the appropriate number of processing units for considered high-performance and low-cost. On the other hand, the paper improve use of more registers on local memory, because that propose use only four registers to implementation local memory. |
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