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題 名 | E1-to-DS1同步時鐘訊號轉換器之設計=The Design of E1-to-DS1 Synchronous Clock Converter |
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作 者 | 藍義陽; | 書刊名 | 電信研究 |
卷 期 | 34:4 2004.08[民93.08] |
頁 次 | 頁463-468 |
分類號 | 448.6 |
關鍵詞 | 同步時鐘訊號轉換器; Synchronous clock; FPGA; Central clock; DPLL; |
語 文 | 中文(Chinese) |
中文摘要 | 本設計的目的是希望所有的局內電信設備都能夠很容易地接收由局內中心時鐘所提供的高品質同步時鐘訊號,對於只能用E1與同步時鐘訊號連接的設備我們能夠很方便地利用本轉換器轉成DS1時鐘訊號與局內中心時鐘介接。本設計使用FPGA的技術,不但節省成本與體積,而且容易修改電路。 |
英文摘要 | The purpose for this design is to enable the existing Central Clock to provide high quality synchronous DS1 clock for all equipment in the intra-building. For the equipment with E1 clock only, we provide this Converter to convert it to DS1 signal, and thus to conveniently interface to the existing Central Clock. By using FPGA technique, we enjoy not only reducing the cost and size, but also the flexibility in circuitry modification. |
本系統中英文摘要資訊取自各篇刊載內容。