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- 題 名:
- 作 者:
- 書刊名:
- 卷 期:
156 2014.04[民103.04]
- 頁 次:
頁75-82
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- 題 名:
使用分離式時脈電網增進超低電壓晶片良率:Separate Clock Network Voltage for Yield Improvement of Ultra-Low-Voltage ICs
- 作 者:
- 書刊名:
- 卷 期:
156 2014.04[民103.04]
- 頁 次:
頁83-90
- 題 名:
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- 題 名:
- 作 者:
- 書刊名:
- 卷 期:
31 2014.06[民103.06]
- 頁 次:
頁42-50
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- 題 名:
- 作 者:
- 書刊名:
- 卷 期:
9 2014.05[民103.05]
- 頁 次:
頁43-65
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- 題 名:
- 作 者:
- 書刊名:
- 卷 期:
2014:3 2014.09[民103.09]
- 頁 次:
頁1-9