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題 名:
使用分離式時脈電網增進超低電壓晶片良率:Separate Clock Network Voltage for Yield Improvement of Ultra-Low-Voltage ICs
- 作 者:
- 書刊名:
- 卷 期:
156 2014.04[民103.04]
- 頁 次:
頁83-90
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題 名:
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題 名:
在先進製程下積體電路設計之非理想效應模擬:The Simulation of Non-ideal Effect of VLSI Design in Advanced Process
- 作 者:
- 書刊名:
- 卷 期:
150 2013.04[民102.04]
- 頁 次:
頁12-18
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題 名: