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題 名 | 低閘數DES晶片設計=Implement DES Chip with Low-Gate-Count FPGA |
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作 者 | 廖鴻儒; 陳忠智; 許能傑; | 書刊名 | 中華技術學院學報 |
卷 期 | 34 民95.06 |
頁 次 | 頁209-218 |
分類號 | 448.57 |
關鍵詞 | 現場可程式化閘陣列; DES演算法; 區塊加密; 雪崩效應; FPGA/CPLD; DES; Block cipher; Avalanche effect; |
語 文 | 中文(Chinese) |
中文摘要 | 本研究針對DES(Digital Encryption Standard)加解密演算法之晶片實現,提出一個有效節省晶片面積的電路架構,選用低成本型FPGA(Altera cyclone系列)來實現此DES晶片電路,並利用微處理器(8051 單晶片家族)產生測試樣本,進行DES晶片電路之驗證。經合成之DES晶片電路雛型結果,此DES晶片所使用的FPGA邏輯單元大約小於1,400LEs(LogicElements),相較於一般以16級管線式架構設計之DES晶片[1],更能有效節省晶片面積。另外,在合成DES晶片電路的架構設計中,將DES演算法重複計算之部分(Round),進行硬體資料流路徑的調整與修改,能在不使用管線設計架構下,簡化DES演算法重複性計算之電路,除了減少晶片面積外,動態功率消耗的部份也得到改善,充分發揮了130nm等級FPGA高速與低耗電的特性,使得DES演算法能合成於中低閘數的FPGA晶片中,也達到低成本、高效能、省電之加解密晶片設計目地。 |
英文摘要 | In this paper, we design the architecture circuit of DES (Digital Encryption Standard) for saving the chip areas and reducing dynamic power, and used VHDL programs to achieve functional and timing simulations in Altera QuartusII tool. Another, we have implemented the architecture circuits of this DES chip with FPGA device (Altera Cyclone family), and integrated TF320-AC (Micro Controller, 8051 family) to generated test pattern for verify this chip functions. In the experimental results of this DES chip, we have achieved goal that saving chip areas (Low Gate Count) and reducing dynamic power. |
本系統中英文摘要資訊取自各篇刊載內容。