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題 名 | 以嶄新之隨機存取掃描測試架構減少峰值功率,測試資料與時間=A Novel Random Access Scan for Reducing Peak Power, Test Data and Time |
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作 者 | 何威毅; 陳振岸; 黃宗柱; | 書刊名 | 勤益學報 |
卷 期 | 25 2007.12[民96.12] |
頁 次 | 頁(附)15-(附)20 |
分類號 | 448.5 |
關鍵詞 | 系統晶片測試; 隨機存取掃描; 突波; 測試向量; SoC test; Random access scan; RAS; Glitch; Peak power; Test vector; |
語 文 | 中文(Chinese) |
中文摘要 | 由於現代產業之發展以人本為基礎,智慧生活科技將更重視消耗性電子產品的攜帶性與可靠度。在多元願景的導向下,多功能快速系統必然要在單一系統晶片中完成,使得其功與可靠度面臨嚴重的挑戰。尤其是在測試時的平均功耗為正常模式下的數倍,而尖鋒功耗與測試時間更可能成為產品可靠度的瓶頸,使得系統晶片測試成為智慧生活系統晶片設計的主要關鍵。 為了克服在測試時功率過高、資料量大與時間過長的問題,在本篇有中,我們採取可同時減少上述問題的隨機存取掃描架構,發可避免突波發生之新測試架構。利用直接擷取邏輯值的方式,在擷取週期時大量減少峰值功率,並採納向量排序法與未定義位元填充技術應用於測試向量,使測試時間與資料量更加減少。我們並發展協助自動合成之軟體工具,將8個基準電路合成佈局,並與相關參考文獻做比較。實驗的結果顯示,我們的架構不僅峰值功率平均可降低78%,測試時間與測試資料量則大約可降至64%。另外,整體平均面積亦約略可省13%。 |
本系統中英文摘要資訊取自各篇刊載內容。