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題 名 | 接線負載模型的建立和應用=The Creation and Application of Wire Load Model in ASIC Design |
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作 者 | 曾智謀; 黃世旭; 李佳燕; 陳美麗; | 書刊名 | 電腦與通訊 |
卷 期 | 62 1997.09[民86.09] |
頁 次 | 頁21-27 |
專 輯 | 積體電路設計專輯 |
分類號 | 448.5 |
關鍵詞 | 接線負載模型; 深次微米; 實體佈局; 邏輯合成; 邏輯架構; 實體佈局架構; Wire load model; Deep submicron; Physical layout; Logical synthesis; Logical hierarchy; Physical hierarchy; |
語 文 | 中文(Chinese) |
中文摘要 | 在深次微米( deep submicron )的設計時,接線( wire )的延遲( delay ) 佔全部的 50 %上以, 因此接線負載( wire load )不能再忽視, 否則實體佈局( physical layout )和邏輯合成( logical synthesis )設計階段時序不一致的問題將越 來越嚴重,使得需要在這兩個過程中來回修正的次數大增,導致設計時間增加。接線負載模 型便是在邏輯合成時用來預估接線負載的一種方式,模型如較準確則在實體佈局和邏輯合成 設計兩個過程中的修正次數會減少,為達到此目的,我們建立一組較準確的模型並找出一個 選擇接線負載模型的方法,以減少修正次數。根據實驗驗證的結果顯示,用所規劃的方法和 所產生的模型做邏輯合成,其預測的接線負載和實體佈局的結果很接近,符合所預期的目標 。 |
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