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題名 | 電漿蝕刻在VLSI製程之應用= |
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作者 | 邱國峰; Chiu, K. F.; |
期刊 | 真空科技 |
出版日期 | 20020700 |
卷期 | 15:2 2002.07[民91.07] |
頁次 | 頁27-37 |
分類號 | 448.57 |
語文 | chi |
關鍵詞 | 電漿蝕刻; VLSI; |
中文摘要 | 電漿蝕刻被廣泛應用在超大積體電路製程中,製程包括內接導線(Interconnect)及半導體元件之微小結構等。特別對於深1/4微米(Sub-0.25μm)結構之蝕刻上,已有長足的發展,且形成製程上極重要的一環。為應付先進之微小結構,電漿蝕刻所面臨之挑戰包括:抗反射層之引進,更薄更高蝕刻敏感度之光阻的使用,日漸增加寬深比,多層次導線設計,自我對準(圖一)製程之引進等。而且隨著未來積體電路密度及性能之增進,電漿蝕刻之均勻性,微負荷效應(Microloading),及對元件之破壞性,均需進一步改進。因此,電漿蝕刻亦從傳統電容耦合式低密度電漿系統進步到中、高密度電感、微波、電子振盪式電漿系統,而針對被蝕刻物之不同,亦發展出相對應之化學配方,使蝕刻製程達到微小化、高精度、高縱深比的目標。 |
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